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大家一起学PADS .

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发表于 2017-5-26 22:31:30 | 显示全部楼层 |阅读模式
大家一起学pads!
互相学习,取长补短!
大家对PADS软件使用有不明白的地方或有什么心得体会,
本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)
欢迎跟贴!有问必答!

由于此贴已过有效期,特开新贴:
★★★ 大家一起学PADS(二) ★★★......【有问必答贴】

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发表于 2017-5-26 23:57:49 | 显示全部楼层
老师是显示的是Ref.des.但没有Part type and part number
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发表于 2017-5-27 01:20:05 | 显示全部楼层

非常谢谢回复,
另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
另对于双DDR,或多DDR,如何等长?
3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?

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 楼主| 发表于 2017-5-27 01:34:05 | 显示全部楼层

取消显示标记选项即可。



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 楼主| 发表于 2017-5-27 02:04:18 | 显示全部楼层

Ln
n是你要切换的层
比如你要切换到第3层,请输入:L3
然后回车
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 楼主| 发表于 2017-5-27 03:11:24 | 显示全部楼层

那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。
我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。
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发表于 2017-5-27 04:35:06 | 显示全部楼层
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?
我上次打了一半感觉内层短路了。
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 楼主| 发表于 2017-5-27 05:31:47 | 显示全部楼层

中间的散热焊盘只做一个大的就行了。
另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
想加多少就加多少。可以比推荐的多加几个。
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 楼主| 发表于 2017-5-27 06:50:50 | 显示全部楼层
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。
也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”
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发表于 2017-5-27 08:30:29 | 显示全部楼层
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?
我是菜鸟,希望楼主耐心指教
:

比如创建元件,丝印外框统一做在all layer
2d线宽不低于5mil
TEXT等信息不添加在TOP或BOTTOM层
等等...
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发表于 2017-5-27 08:58:16 | 显示全部楼层
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
:

这种修改起来很费时间。
主要跟你的走线习惯有很大的关系。
我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
灌铜后将之删去。
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 楼主| 发表于 2017-5-27 09:23:12 | 显示全部楼层

这种修改起来很费时间。
主要跟你的走线习惯有很大的关系。
我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
灌铜后将之删去。
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